논문 리뷰 - ISSCC 2021 7.9, 0.64μm pixel

2021년에 네이버 블로그에 포스팅한 글입니다.  

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1/2.74-inch 32Mpixel-Prototype CMOS Image Sensor with 0.64μm Unit Pixels Separated by Full-Depth Deep-Trench

Isolation - ISSCC 2021에서 삼성전자가 발표한 논문이다.

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픽셀 크기를 0.7um에서 0.6um로 만들면?

제조 혁신과 레이아웃 아이디어가 필요함

이전 세대와 비교하여 성능을 맞추려면 어둡거나 밝을때의 특성, fixed pattern, temporal noise 등 관련해 훨씬 더 어렵다.

특히, 픽셀 소스팔로워 증폭기와 관련이 있다.

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0.64um 픽셀의 DTI 종횡비를 0.7um픽셀과 똑같이 유지하고자 했다.

why? DTI 프로세스 과정에서 종횡비를 더 얇게하면 클리닝 작업에서 패턴이 기울어지기때문.

같은 DTI종횡비를 사용함에도 Full well capacity를 유지하기 위해

1. N-type의 도핑을 더 높은 농도로 해준다.

2. STI의 깊이를 20% 낮춰주었다.

크게 이 두가지로 인해 Photo Diode의 부피가 25% 감소했음에도 불구하고

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DTI에서 설계의 고려사항으로는 DTI근처에서 갑작스러운 PN접합이 생기게 하면 안된다.

why? 높은 전기장이 생겨, crosstalk와 white spot의 주된 원인이 되기 때문.

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픽셀이 줄어듦에 따라 4T 구조의 경우 FD에서 전자의 장벽이 0.37eV에서 0.19eV로 낮아진다.

이렇게 되어 VDD로 전자가 더 쉽게 흐르면 신호 전자가 손실 될 수 있다.

이를 막기위해 p-Si를 기존보다 3배 도핑을 해주었다.

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그러나 이러한 과도한 도핑은 추가적인 제조비용이 상당하다. 또한, 전기적 성능에 변화를 줄 수 있다.

따라서 이 작업에서 RG(reset gate)-FD(floating diffusiton) 격리를 위해 STI가 사용되었다.

그러나 이러한 레이아웃 변경으로 인해 STI 인터페이스 영역이 13 % 증가하여 STI 유도 누설 전류가 증가 할 수 있다.

그러나 STI 깊이를 20 % 감소시켜 FWC 불균일성없이 우수한 누설 수준을 달성 할 수있었다.

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DTI공정을 하게되면 실리콘 결정구조가 깨지며 stress가 발생한다. 따라서 Trap에 의해 의도치 않은 generation이 발생한다.

이를 해결하기 위해 두가지 방법이 있다.

1. DTI주변에 PLAD를 이용하여 DTI 주변에 P타입 도핑을 해주는 수동적 방식 일 수 있다.

위 방식은 recombination을 유도해 generation을 원상복귀시킨다.

2. DTI에 음의 바이어스를 적용하여 전자들을 밀어내는 능동적 방식 일 수 있다.

수 있다.... 라면서 정확하게 말해주지 않는다.

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DTI의 filling은 여러가지 방법이 있는데 저번 3월 초 세미나 발표에 사용했던 자료를 참고하자.

예전부터 filling 재료는 점차 발전해왔는데, 지금 리뷰하고 있는 논문 직전에 발표된 2020 DTI관련 논문을 보면

filling 재료로 poly silicon과 Dielectric Film이 사용되었다.

이는 MOS처럼 Polysilicon - oxide(절연체) - Silicon 방식으로 생각하면 쉬울 것 같다.

여기서 핵심은 가운데 절연체가 끼어있으니 cap처럼 작용하여 RC지연 해결에 용이하다.

어떤 원리인지는 대충 감은 오는데 설명할 수 없다. ISSCC 2020논문을 참고하자.

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Fluorine (F) ion-implantation is used to cure the defective Si interface // 아래 주석 참고

“Improvement of Ultrathin Gate Oxide and Oxynitride Integrity

Using Fluorine Implantation Technique,” Appl. Phys. Lett, vol. 70, p. 37, 1997.

불소 (F) 이온 주입은 결함이있는 Si 인터페이스를 치료하는 데 사용됩니다. 라고 본 논문에 적혀있다.

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그러나 본 논문의 경우 BF3 농도는 DTI 저항을 낮출만큼 충분히 높아야하며 F 보조 붕소 농도가 증가함에 따라 측벽 산화물 품질을 저하시킬 수 있습니다.

따라서 아래 그림과 같이 BF3대신 F가없는 BCl3를 사용하여 B를 도핑했다

이로써 White pixel defect뿐만 아니라 dark current noise를 줄였다.

1/2.74-inch 32Mpixel-Prototype CMOS Image Sensor with 0.64μm Unit Pixels Separated by Full-Depth Deep-Trench Isolation - 출처 : ISSCC 2021

픽셀 피치가 줄어들면, 픽셀 내 트랜지스터도 확장 되어야한다.

특히 SF(source follow)의 크기는 픽셀 선형성 및 RTS(Random Telegraph Signal)와 같은 temporal pixel noises의 주요 원인이다.

이 작업에서 레이아웃 설계 규칙 제약으로 인해 SF영역이 이전 세대보다 38% 감소했다.

그 결과 RTS 잡음이 3에서 18ppm으로 거의 6배 증가 했다.

RTS 전류 변동은 SF 면적 및 게이트 산화물 커패시턴스, 즉 1 / (W ∙ L ∙ Cox) [7]에 반비례한다. 따라서

1) SF 게이트 산화물 (GOX) 두께 감소

2) 스페이서 폭 20 % 감소

더 얇은 GOX를 사용할 때의주의 사항은 핫 캐리어 주입 (HCI)과 함께 시간에 따른 절연 파괴 (TDDB)와 같은 신뢰성 오류였습니다.

But 갓성전자의 신뢰성 팀으로 부터 CIS신뢰성 기준을 통과한 양질의 제품이다.

1/2.74-inch 32Mpixel-Prototype CMOS Image Sensor with 0.64μm Unit Pixels Separated by Full-Depth Deep-Trench Isolation - 출처 : ISSCC 2021

마지막 요약

In summary, we demonstrate a 1/2.74-inch 32Mpixel prototype high-resolution CMOS image sensor with 0.64μm pixels fabricated by an advanced full-depth DTI process. Further scaling of submicron pixels by ~10% in pixel pitch and ~25% in PD volume poses many challenges in terms of fabrication, layout, and performance. To achieve comparable performance in terms of FWC, dark leakage current, white pixel defects, RTS, etc., we introduce higher NPD doping, shallower STI depth, new DTI p-doping species, STI-separated nodes, and SF transistor re-design. As a result, equivalent or even better pixel performance is obtained without any harsh process burdens or reliability failures. This work sheds many insights on pixel design and fabrication processes as submicron pixel scale continues.