논문 리뷰 - 2022 ISSCC, 0.56 μm pixel

2022년에 네이버 블로그에 포스팅한 글입니다.

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작년에 ISSCC 2021리뷰한 흔적이 블로그에 아직 남아있다.

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1년이 빠르게 흐르고 ISSCC 2022 논문 리뷰.

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출처 : ISSCC, 5.6, 2020 / ISSCC, 7.9, 2021/ ISSCC, 5.8, 2022

2022ISSCC 삼성의 논문.

우선 삼성의 저자분들께 모두 리스펙하고 삼성 파운더리에서 만들었는지 정확히 알 수 없지만, 0.56um픽셀피치 공정을 성공시킨 삼성 공정 엔지니어 분들도 리스펙합니다.

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Pixel shrink는 Memory 반도체에 세계적인 강점을 보이는 삼성이 CIS에서 내세울 수 있는 강점 중 하나라고 볼 수 있다.

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이를 진행함에 있어 주요 key point가 4가지가 있다.

1. Full well capacity

2. Dark current

3. Temporal Noise

4. Sensitivity, Crosstalk

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뭣 하나 빼먹을 수 없는 중요한 factor이고 픽셀 pitch가 줄어들면 자연스럽게 열화되는 펙더들이다.

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순서대로 우선 FWC.

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출처 : ISSCC, 5.6, 2020 / ISSCC, 7.9, 2021/ ISSCC, 5.8, 2022

기가막힌게 0.7um에서 pixel pitch가 0.56um로 굉장히 많이 줄어들었다.

순수한 pixel pitch로 만 생각하면 안되는게 DTI가 사이에 들어가 있어 높은 종횡비를 가진 DTI를 만듦과 동시에

Pixel pitch를 줄이고 FWC를 유지시킨다는게 포인트라고 생각한다.

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내 기억으로 작년 2020 ISSCC논문에서는 FWC를 유지시키기위해 DTI를 줄이고 NWELL의 영역을 넓히는데 집중을 했었다.

이번 논문에서도 유사한 방식을 사용했는데 약간의 다른점이라면 DTI 줄이기, NWELL넓히기는 물론 도핑 농도까지 조절을 했다.

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그럼으로써 6000electron의 FWC을 유지할 수 있게 되었다고 한다.

삼성이 논문을 기가막히게 잘쓰는게 비교군으로 DTI와 도핑을 조절하지 않고 pixel shrink을 진행하게 되면 어떤 결과가 나올지 그림으로 나타내 주었는데 대략 3400electron으로 거의 반토막 정도의 성능을 나타낼 것이라고 친절히 설명해 주었다.

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다음은 Dark current.

출처 : ISSCC, 5.6, 2020 / ISSCC, 7.9, 2021/ ISSCC, 5.8, 2022

내가 하는 연구는 주로 광학을 곁들인 pixel의 sensitivity를 주제로 다룬다.

광학적 구조만 볼때는 Dark current를 주로 다룰일이 없어 등한시하는 경우가 있었다.

하지만 저번에 반도체학술대회에서 삼성에서 현업으로 CIS을 만들고 다루신 선배님과 이야기를 나눌 수 있는 기회가 있는데 현업에서 골치거리는 Dark current라는 조언을 듣기도 했다.

내 주요 연구를 메인으로하되 이론적으로라도 빠싹하게 알 필요가 있다.

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다시 본론으로 들어와서 Dark current의 주요 원인을 DTI에서 찾는다.

그 이유는 지난 DTI 공정을 이용해 Silicon을 파내게 되면 멀쩡한 단결정 실리콘의 구조가 첵스초코 부서지듯 산산조각 나게 된다.

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그럼 부서진 첵스초코 부스러기들은 dark current을 유발할것이고 DTI가 광학적 isoluation으로 crosstalk을 방지해준다고 하나 trade off 결과가 나타나게 된다.

이러한 이유로 현재 삼성의 트레이드마크인 DTI는 삼성이 아닌 다른곳에서 먼저 제안을 했지만 실제 공정에 사용하지 못했다.

DTI가 ISOCELL이라는 암막커튼과 비유되며 실제 공정에 사용되고 제품으로 출시되기까지 삼성맨들의 공정기술과 아이디어가 대단했다고 예상할 수 있다.

2014년쯤이었나?? Iphone보다 Samsung의 카메라가 더 좋다 라는 말이 나오던 시기도 DTI덕분이라고 할 수 있겠다.

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본 논문에서는 DTI로 생기는 depect을 잡기위해 크게 두가지를 사용했는데

1. DTI에 negative bias 인가

2. Poly Si와 유전체 사이에 High K 유전체 삽입

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DTI에 negative bias를 인가하게되면 DTI 표면에 hole이 축적되게 되므로 Stress를 받은 silicon에서 의도치 않은 e-h pair가 일어날 때 recombination이 일어나 dark current를 예방하는 목적이다.

그 원리로는 MOS cap을 생각하면되는데 M에 전압을 인가해주면 S밑에 hole 혹은 electron이 축적되는 원리와 같다.

본 논문에서는 일함수를 조절해 Metal대신 poly-si을 사용했다. 아마도 인가하는 전압을 줄이기 위함으로 생각된다.

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High K 유전체는 유전율이 높으면 Si 표면에 hole을 더 축적할 수 있기 때문에 사용했다고 한다.

여기서 High K 유전체를 통으로 쓰지않고 일부만 사용한것을 보면 내 생각에는 Si에 SiO2을 성장시킨 후 High k를 삽입해줘야

반응성이 좋기 때문에 다른 이슈가 발생하지 않도록 샌드위치처럼 poiy-si, High k dielectric, SiO2, Silicon순으로 사용했을거라 생각한다.

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쓰다보니 너무 길어지는감이 있기에

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1. Full well capacity

2. Dark current

3. Temporal Noise

4. Sensitivity, Crosstalk

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앞서 언급한 4가지 중 1,2번만 정리하는게 낫겠다.